Serial RapidIO Gen2 kapcsolás

IDT PCI Express Gen 3 Switch Demonstration (Július 2019).

$config[ads_text] not found
Anonim

Íme néhány, a nagysebességű digitális kapcsoló szövet analóg SerDes párosításában alkalmazott tervezési módszerek

BY TREVOR HIATT
IDT, San Jose, CA
//idt.com

A Serial RapidIO Gen2 specifikáció jelentősen javítja a fizikai, logikai és tranzakciós rétegeket. A fizikai réteg specifikációja megduplázta a per-sáv teljesítményét 6, 25 Gbaud-ra, és megduplázta a megcélzott átviteli távolságot 100 cm FR4-re és két csatlakozóra, miközben egyszerre csökkentette a bit hibaarányt (BER) három nagyságrenddel (10 -15 ).

Ez a cikk részletesen bemutatja a 240 Gbit / s Gen2 digitális kapcsolókészülék és az analóg SerDes és a nagysebességű csomagolás fejlesztésének módszereit, amelyek megfelelnek a szigorú, nagy teljesítményű Serial RapidIO Gen2 specifikációnak, miközben biztosítják a nagysebességű analóg nem befolyásolja a Gen2 eszközök nagy teljesítményű digitális magját (vagy a vele ellentétes). A cikk a Serial RapidIO Gen2 SerDes teljesítményre való áttérés következményeinek néhány magyarázatát is elmagyarázza.

Fizikai rétegbeli fejlesztések

A Gen2 fizikai réteg specifikációja tartalmazza a 2x, 8x és 16x új port sávszélességeket, amelyek kiegészítik a Gen1 specifikációból származó 1x-et és 4-et. Számos végpont- és kapcsolóberendezés, amely a piacra lépett, 4x, 2x és 1x portot biztosít a nyers átviteli teljesítmény akár 20 Gb / s-ra, ami több mint kétszeresére növeli a 10 Gigabit Ethernet-kapacitást és meghaladja a PCI Express Gen2 25% -ot.

A Serial RapidIO Gen2 specifikáció lefedi a rövid, közepes és hosszú hatótávolságú adók és vevők klasszikus elektromos specifikációit, beleértve adott esetben a szemmaszkokat is. A Gen1 specifikációnak nem volt szüksége bármilyen típusú kiegyenlítésre, és néhány gyártó választhatja ki a kiegyenlítést. Mindazonáltal a Gen2 specifikáció megköveteli a kiegyenlítést 6, 25 Gbaud értéken minden elérésnél. Az 5 Gbaud esetében valószínűleg hosszú távra van szükség, és rövid és közepes elérhetőség esetén opcionális. A 6.25-Gbaud hosszú hatótávolságon belül nincs vevő-szemmaszk, mivel a csatorna végén nincs szem. Ennek egyértelmű következményei vannak a laboratóriumban a felhasználó számára annak érdekében, hogy meghatározhassák a fogadóberendezésen látható jelintegritást.

A Serial RapidIO specifikációban nem szükséges a SerDes minta generálása és ellenőrzése (például a pszeudo-véletlenszerű bitszekvencia (PRBS) minta továbbítása és ellenőrzése a vevőkészüléken), bár egyes eszközgyártók ezeket a saját tulajdonú készleteket alkalmazzák. A Serial RapidIO Gen2 egyik új BER jellemzõje a 8b / 10b perláncú dekódolási hiba számlálók. Bár egy adott kódcsoport többszörös bitjeit nem lehet számolni, a hibák ezen a szinten valószínűleg egy erősen leépített vonalat jeleznek. Ehelyett ez a számláló nagyon jó jelzést ad az igaz BER-re ésszerűen egészséges vonalakra, ahol a BER értéke megközelítőleg 10 -9 vagy ennél jobb.

SerDes: kiegyenlítés, on-die terjedelem, BER tesztelés

Az IDT, a Serial RapidIO kapcsolók vezető szállítója a közelmúltban bejelentette a CPS-1848 és a CPS-1616 Gen2 kapcsolók elérhetőségét. A szigorú Serial RapidIO Gen2 specifikációs jellemzőknek való megfelelés érdekében az IDT egy 6.25-Gbaud vevőt tervezett, amely folyamatos időkiegyenlítést (CTE) és döntési visszacsatoláskiegyenlítést (DFE) alkalmaz.

A CTE egyetlen nulla értéket ad a frekvencia frekvenciájának erősítéséhez, például a fele a baud rate-hez). Ez aktív erősítés, de passzív módon történik minden fogadott biten. Ez a lendület egy adott sávon javítja a vett jel erősítését, miközben minimalizálja a zajkiemelést.

Egy ötcsapos DFE-t is alkalmaztak. A DFE nagyon szelektív nyereséget biztosít, miközben a jelek felerősítésekor egyszerre csökkenti a zajszintet. A DFE a szimbólum interferenciájának (ISI) kompenzálására szolgál - az egyes új bitekre gyakorolt ​​negatív hatás az előzőleg továbbított bitekkel. A DFE aktívan megnézi az előző átmásolt bit-előzményeket (ebben az esetben legfeljebb négy korábbi bit), és visszajelzést ad a történelem alapján, hogy hogyan növelheti az egyes biteket. Ily módon a vevő eltávolíthatja az ISI frekvenciahatást, amely egyébként a következő bejövő jelet zavarná.

1. ábra A háttámla végén kapott jel hatásának klasszikus ábrázolása a hajtóerő erősségének és előfeszítésének szabályozására. Az alapvonal a bal felső sarokban van. A meghajtási erő növelése és a 20% -os előtérbe helyezés jobb felső. 30% -os előfeszítés a bal alsó része. 40% -os előválasztás a jobb alsó része.

Számos tervezési megvalósítást és funkciót fejlesztettek ki a teljesítmény minimalizálása érdekében. Például az adó nagyfokú lengési irányítást biztosít (a hajtás ereje és az előfeszítés). A felhasználónak nem kell ragaszkodnia ahhoz, ami a standardban a BER rovására van. A vevőegységen a fél ütemű óra jelentős energiamegtakarítást biztosít. Ez az architektúra felosztja a vételi adatútvonalat egyenletes és páratlan bitekre, majd kihasználja azt az órát, amely az óra sebességének felét használja.

Nevezetesen, a DFE áramkör is építtetett, hogy támogassa ezt a megosztott adatútvonalat és a fél órás sebességű architektúrát. A DFE-t illetően a teljesítmény minimalizálására szolgáló funkciók lehetővé teszik a felhasználó számára, hogy kikapcsolja a fel nem használt csapokat.

A SerDes zajának minimálisra csökkentése érdekében a szétkapcsoló sapkákat az összes rendelkezésre álló szilícium-tér kitöltésére használják a digitális logika által okozott zaj csökkentése érdekében. Emellett differenciális óraelosztást alkalmaztunk a referenciaórákhoz az összes eszköz PLL-jeihez, valamint az egyes sávokban lévő PLL-ek áramköréhez. A differenciális óraeloszlás javítja az óra zajmentességét. Ezenkívül a SerDes-eket a digitális magtól való fizikai távolság elszigetelte, minimalizálja a digitális kapcsolási zajokat az analóg áramkörökön.

Megfelelő nagysebességű jel biztosítása

A 6.25-ös Gbaud-on a csatorna-tervezés és a tervezés egyre kritikusabb és az adó-vevőhöz kapcsolódik. Valójában ebben a sebességben a Serial RapidIO Gen2 specifikáció a StatEye-kompatibilis adó-vevőkre és csatornákra vonatkozik. StatEye-kompatibilis adó-vevõt állíthatunk be egy StatEye-kompatibilis csatorna-modellel szemben, és / vagy StatEye-kompatibilis csatorna kialakítható egy StatEye-kompatibilis adó-vevõ modell ellen. A csatorna és az adóvevő elválaszthatatlan a specifikációknak.

Ennek következményei vannak a csomagolás kialakításáig. Az IDT tervezte a kapcsolók flip-chip golyósrács-tömb (FCBGA) csomagjait a specifikációs követelményeknek való megfelelés érdekében - magának a csomagnak a része a csatorna része, és a tervezést a chipgel egyeztetve végezték el, a belső BGA nyomvonalak minimálisra csökkentve, a sávpárok gondosan illeszkednek, és a jellemző impedancia elérése.

Annak biztosítására, hogy a továbbított jelek ne csatlakozzanak a vevő sávokhoz, a CPS-1848 földelt tápfeszültség-leválasztó tűket tartalmaz a Tx és Rx tűk között (lásd 2. ábra). Továbbá, az áramellátó csapok minden egyes sávot felosztanak, hogy csökkentsék a kapcsolást egy sávról a másikra. A teljesítmény-földi hurok induktivitását minimálisra csökkentjük, biztosítva a Vdd magot és a földelést egy pecsétes padba. Ez lehetővé teszi a szétkapcsoló kondenzátorok egyszerű alkalmazását a PCB másodlagos oldalára.

2. ábra Egy CPS-1848 pPinout, . A pPins színkódolt. C és a checkerboard mag és a Tx és Rx izoláció azonosítható.

A nagysebességű Serial RapidIO vonalak jelzésének javítása érdekében az antipárnák segítségével a jelet a padról a padlón ugyanazon a rétegen lévő földi síkon keresztül töröljük. A felesleges kapacitás eltávolítása érdekében a lézerpadon a pad védőgátja 50-100 μm-rel, a mag pedig 100-150 μm-en keresztül (lásd a 3. ábrát). Ez hatással lehet például a visszatérési veszteség 12, 5 dB-rel történő növelésével 5, 0 GHz-en.

3. ábra: Előtte (balra) és után (jobbra) a lyuk kiszélesítésével.

A digitális magtól a nagysebességű SerDes és PLL-k által okozott zaj minimalizálása érdekében a készülék és a csomag külön mag és analóg tápkábelt biztosít. Az eszköz adatlapja megköveteli, hogy a PCB tervező ezeket megtartsa. A dedikált SerDes adó-vétel (Vddtx) 1, 2 V-os feszültséggel működik, bár a készülék 1, 0 V-os magfolyamon készül. Ez az 1, 2 V-os tápegység biztosítja az erős átviteli swing-et, hogy biztosítsa a Serial RapidIO távadó specifikációinak fedezését.

Használati szempontok

Amint azt korábban említettük, hosszú távon elérve a 6, 25 Gbaud-ot, a vevőegységen nincs szemkörnyezet. Ezekben a sávban az oszcilloszkópok, amelyek 100 ezer dollárt vagy annál többet költenek, rendszerint szükségesek a jel integritásának felülvizsgálatához.

Továbbá a vevő-kiegyenlítés javíthatja a vevőn látható jelet. Valójában, amit egy oszcilloszkóp észlel az eszközön kívül, sokkal rosszabb lehet, mint amit a tényleges hal, a poszt-kiegyenlítés lát. A vevőkészülék kiegyenlítésével az On-Die Scope nagyon hasznos eszköz, hogy megnézze, mit lát a készülék.

Az IDT Gen2 kapcsolók mindegyike egy per-sávos nappali alkalmazást alkalmaz, amely agnosztikus. Ezt bármely tetszőleges mintára alkalmazhatjuk, beleértve a Serial RapidIO specifikációban meghatározott PRBS-31 tesztmintákat, valamint a Serial RapidIO futási idő protokollt, miközben a csomagok áthaladnak a hivatkozásokon. Az "On-Die Scope" funkció nagyszerűen gyorsabb nagyoláshoz a legjobb adó- és vevőkészülék beállításainál, beleértve a kiegyenlítési beállításokat, egyszerűen figyelve a legjobb szemnyitást.

A PRBS-31 tesztminta ideális és szigorú módja lehet a csatorna jellemzésére, de szélesebb bit átmeneti spektrummal rendelkezik, mint egy standard Serial RapidIO protokoll alatt egy futásidő alatt. Mint korábban említettük, a SBS RapidIO specifikációban nem szükséges a PRBS minta generátorok és ellenőrzők. A Run-time BER a Serial RapidIO rendszerben alacsonyabb lesz, mint amit a PRBS minta lát. A BER futási idő meghatározása valószínűleg jobban szolgál a Serial RapidIO Gen2 8b / 10b dekódolási hiba számlálók használatával. ■